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6e3cb352ec
commit
f48d720726
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@ -240,3 +240,43 @@ diff -urN linux.old/include/asm-mips/r4kcache.h linux.dev/include/asm-mips/r4kca
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do {
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do {
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cache32_unroll32(start,Hit_Invalidate_I);
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cache32_unroll32(start,Hit_Invalidate_I);
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start += 0x400;
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start += 0x400;
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diff -urN linux.old/arch/mips/mm/c-r4k.c linux.dev/arch/mips/mm/c-r4k.c
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--- linux.old/arch/mips/mm/c-r4k.c 2005-06-01 18:49:07.000000000 +0200
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+++ linux.dev/arch/mips/mm/c-r4k.c 2005-06-03 12:11:13.000000000 +0200
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@@ -51,6 +51,7 @@
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#define cpu_is_r4600_v1_x() ((read_c0_prid() & 0xfffffff0) == 0x2010)
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#define cpu_is_r4600_v2_x() ((read_c0_prid() & 0xfffffff0) == 0x2020)
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+#ifndef CONFIG_BCM4710
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#define R4600_HIT_CACHEOP_WAR_IMPL \
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do { \
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if (R4600_V2_HIT_CACHEOP_WAR && cpu_is_r4600_v2_x()) \
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@@ -58,11 +59,17 @@
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if (R4600_V1_HIT_CACHEOP_WAR) \
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__asm__ __volatile__("nop;nop;nop;nop"); \
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} while (0)
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+#else
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+#define R4600_HIT_CACHEOP_WAR_IMPL
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+#endif
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static void (* r4k_blast_dcache_page)(unsigned long addr);
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static inline void r4k_blast_dcache_page_dc32(unsigned long addr)
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{
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+#ifdef CONFIG_BCM4710
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+ BCM4710_FILL_TLB(addr);
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+#endif
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R4600_HIT_CACHEOP_WAR_IMPL;
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blast_dcache32_page(addr);
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}
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@@ -581,6 +588,10 @@
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R4600_HIT_CACHEOP_WAR_IMPL;
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a = addr & ~(dc_lsize - 1);
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end = (addr + size - 1) & ~(dc_lsize - 1);
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+#ifdef CONFIG_BCM4710
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+ BCM4710_FILL_TLB(a);
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+ BCM4710_FILL_TLB(end);
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+#endif
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while (1) {
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flush_dcache_line(a); /* Hit_Writeback_Inv_D */
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if (a == end)
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