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ARM: NEON optimised vector_fmul_window
Originally committed as revision 16868 to svn://svn.ffmpeg.org/ffmpeg/trunk
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dd927e2e62
commit
e1f7cb7fa0
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@ -147,6 +147,9 @@ void ff_h264_idct_add8_neon(uint8_t **dest, const int *block_offset,
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const uint8_t nnzc[6*8]);
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const uint8_t nnzc[6*8]);
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void ff_vector_fmul_neon(float *dst, const float *src, int len);
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void ff_vector_fmul_neon(float *dst, const float *src, int len);
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void ff_vector_fmul_window_neon(float *dst, const float *src0,
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const float *src1, const float *win,
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float add_bias, int len);
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void ff_float_to_int16_neon(int16_t *, const float *, long);
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void ff_float_to_int16_neon(int16_t *, const float *, long);
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void ff_float_to_int16_interleave_neon(int16_t *, const float **, long, int);
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void ff_float_to_int16_interleave_neon(int16_t *, const float **, long, int);
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@ -245,6 +248,7 @@ void ff_dsputil_init_neon(DSPContext *c, AVCodecContext *avctx)
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c->h264_idct_add8 = ff_h264_idct_add8_neon;
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c->h264_idct_add8 = ff_h264_idct_add8_neon;
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c->vector_fmul = ff_vector_fmul_neon;
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c->vector_fmul = ff_vector_fmul_neon;
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c->vector_fmul_window = ff_vector_fmul_window_neon;
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if (!(avctx->flags & CODEC_FLAG_BITEXACT)) {
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if (!(avctx->flags & CODEC_FLAG_BITEXACT)) {
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c->float_to_int16 = ff_float_to_int16_neon;
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c->float_to_int16 = ff_float_to_int16_neon;
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@ -649,3 +649,53 @@ function ff_vector_fmul_neon, export=1
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3: vst1.64 {d16-d19},[r3,:128]!
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3: vst1.64 {d16-d19},[r3,:128]!
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bx lr
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bx lr
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.endfunc
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.endfunc
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function ff_vector_fmul_window_neon, export=1
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vld1.32 {d16[],d17[]}, [sp,:32]
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push {r4,r5,lr}
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ldr lr, [sp, #16]
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sub r2, r2, #8
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sub r5, lr, #2
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add r2, r2, r5, lsl #2
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add r4, r3, r5, lsl #3
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add ip, r0, r5, lsl #3
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mov r5, #-16
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vld1.64 {d0,d1}, [r1,:128]!
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vld1.64 {d2,d3}, [r2,:128], r5
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vld1.64 {d4,d5}, [r3,:128]!
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vld1.64 {d6,d7}, [r4,:128], r5
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1: subs lr, lr, #4
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vmov q11, q8
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vmla.f32 d22, d0, d4
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vmov q10, q8
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vmla.f32 d23, d1, d5
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vrev64.32 q3, q3
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vmla.f32 d20, d0, d7
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vrev64.32 q1, q1
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vmla.f32 d21, d1, d6
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beq 2f
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vmla.f32 d22, d3, d7
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vld1.64 {d0,d1}, [r1,:128]!
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vmla.f32 d23, d2, d6
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vld1.64 {d18,d19},[r2,:128], r5
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vmls.f32 d20, d3, d4
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vld1.64 {d24,d25},[r3,:128]!
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vmls.f32 d21, d2, d5
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vld1.64 {d6,d7}, [r4,:128], r5
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vmov q1, q9
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vrev64.32 q11, q11
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vmov q2, q12
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vswp d22, d23
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vst1.64 {d20,d21},[r0,:128]!
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vst1.64 {d22,d23},[ip,:128], r5
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b 1b
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2: vmla.f32 d22, d3, d7
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vmla.f32 d23, d2, d6
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vmls.f32 d20, d3, d4
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vmls.f32 d21, d2, d5
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vrev64.32 q11, q11
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vswp d22, d23
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vst1.64 {d20,d21},[r0,:128]!
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vst1.64 {d22,d23},[ip,:128], r5
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pop {r4,r5,pc}
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.endfunc
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